s'authentifier
version française rss feed
HAL : hal-00658911, version 1

Fiche détaillée  Récupérer au format
FPT'11, New Dehli : Inde (2011)
FPGA Implementation of Reconfigurable ADPLL Network for Distributed Clock Generation
Chuan Shan 1, E. Zianbetov 1, Mohammad Javidan 1, F. Anceau 1, M. Terosiet 1, S. Feruglio 1, Dimitri Galayko 1, Olivier Romain 2, Eric Colinet 3, Jérôme Juillard 4
(2011)
1 :  Laboratoire d'Informatique de Paris 6 (LIP6)
CNRS : UMR7606 – Université Pierre et Marie Curie [UPMC] - Paris VI
2 :  Equipes Traitement de l'Information et Systèmes (ETIS)
CNRS : UMR8051 – ENSEA – Université de Cergy Pontoise
3 :  Laboratoire d'Electronique et des Technologies de l'Information (LETI)
CEA : DRT/LETI
4 :  Supélec Sciences des Systèmes - EA4454 (E3S)
SUPELEC
SSE - Département Signaux et Systèmes Electroniques
Informatique/Traitement du signal et de l'image

Sciences de l'ingénieur/Traitement du signal et de l'image

Sciences de l'ingénieur/Electronique