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HAL: hal-00658911, version 1

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FPT'11, New Dehli : Inde (2011)
FPGA Implementation of Reconfigurable ADPLL Network for Distributed Clock Generation
Chuan Shan 1, E. Zianbetov 1, Mohammad Javidan 1, F. Anceau 1, M. Terosiet 1, S. Feruglio 1, Dimitri Galayko 1, Olivier Romain 2, Eric Colinet 3, Jérôme Juillard 4
(2011)
1:  Laboratoire d'Informatique de Paris 6 (LIP6)
CNRS : UMR7606 – Université Pierre et Marie Curie [UPMC] - Paris VI
2:  Equipes Traitement de l'Information et Systèmes (ETIS)
CNRS : UMR8051 – ENSEA – Université de Cergy Pontoise
3:  Laboratoire d'Electronique et des Technologies de l'Information (LETI)
CEA : DRT/LETI
4:  Supélec Sciences des Systèmes - EA4454 (E3S)
SUPELEC
SSE - Département Signaux et Systèmes Electroniques
Computer Science/Signal and Image Processing

Engineering Sciences/Signal and Image processing

Engineering Sciences/Electronics